Новини освіти і науки:

G+

Тлумачний словник
Авто
Автоматизація
Архітектура
Астрономія
Аудит
Біологія
Будівництво
Бухгалтерія
Винахідництво
Виробництво
Військова справа
Генетика
Географія
Геологія
Господарство
Держава
Дім
Екологія
Економетрика
Економіка
Електроніка
Журналістика та ЗМІ
Зв'язок
Іноземні мови
Інформатика
Історія
Комп'ютери
Креслення
Кулінарія
Культура
Лексикологія
Література
Логіка
Маркетинг
Математика
Машинобудування
Медицина
Менеджмент
Метали і Зварювання
Механіка
Мистецтво
Музика
Населення
Освіта
Охорона безпеки життя
Охорона Праці
Педагогіка
Політика
Право
Програмування
Промисловість
Психологія
Радіо
Регилия
Соціологія
Спорт
Стандартизація
Технології
Торгівля
Туризм
Фізика
Фізіологія
Філософія
Фінанси
Хімія
Юриспунденкция

ТРИГЕРИ

Тригером називається пусковий пристрій (рис. 9.12), на двох виходах якого В момент впливу керуючих імпульсних сигналів U_квиникають стрибки напруги U_вих1та U_вих₂. Двом рівням вихідної напруги, значення яких умовно показані у вигляді "0" та "1", відповідають два рівні стійкої рівноваги. Отже, по закінченні дії керуючих імпульсних сигналів тригер має властивість зберігати двійкову інформацію, що є дуже важливим в імпульсній цифровій техніці.

В інтервалі часу t₁ – t₂ U_вих1відповідає нульовому рівню напруги, а U_вих₂– одиничному (перший стан стійкої рівноваги). В такому стані спокою тригер може перебувати як завгодно довго до надходження керуючого імпульсу. Після надходження на вхід тригера в момент часу t₂ керуючого імпульсу рівні напруг на обох виходах змінюються на протилежні (другий стан стійкої рівноваги – інтервал часу t₂ – t₃). Отже, сигнали на двох виходах тригера, один з яких називають прямим, а другий – інверсним, змінюються у протифазі.

Рис 9.11 Рис. 9.12

Тригер, що виробляє коливання розривного типу, являє собою підсилювач постійного струму з перехресним зворотним зв'язком. Тому під впливом керуючого імпульсу в тригері протікає регенеративний процес, що обумовлює виникнення в ньому стрибків напруги з необмеженим частотним спектром. Для регенеративного процесу умова самозбудження такої структури, що визначається умовами балансу фаз та амплітуд (див. рівняння (7.6) та (7.7)), має виконуватися за будь–якої частоти у діапазоні від 0 до ∞. В інтегральній мікросхемотехніці тригери виготовляють або як завершений функціональний елемент за схемою двокаскадного ключа на біполярних транзисторах з позитивним зворотним зв'язком, або на основі логічних інтегральних елементів.

Симетричні тригери на біполярних транзисторах в інтегральному виконаннівиготовляють аналогічно симетричному тригеру з колекторно–базовими зв'язками (рис. 9.13, а). Тригер являє собою двокаскадний ключ із ЗЕ, вихід якого замкнутий на вхід. Зв'язок між каскадами здійснюється через резистори R, які ввімкнені між колекторами і базами суміжних транзисторів.

Для формування процесів перемикання тригера використовують прискорювальні конденсатори С, які шунтують резистори R. Запускається тригер, коли подаються керуючі імпульси одночасно на бази обох транзисторів (лічильний запуск). Проаналізуємо фізичні процеси, що протікають у тригері.

Схема має два стани стійкої рівноваги: транзистор VT1 закритий, VT2 насичений або VT1 – насичений, а VT2 – закритий. Один з таких станів (причому наперед невідомо, який з них) встановлюється самодовільно після під'єднання до схеми джерела живлення Е_С. Припустимо, що у початковому стані транзистор VT2 закритий. Тоді на його колекторі позитивний потенціал близький до Е_С . Цей потенціал через опір R зворотного зв'язку прикладається до бази транзистора VT1 і переводить його в стан насичення. Оскільки потенціал колектора насиченого транзистора U_СЕ_насблизький до нуля, то до бази транзистора VT2 від джерела зміщення Е_Вчерез подільник напруги, R, R_B подається негативна напруга, що надійно підтримує транзистор VT2 в закритому стані. Такий стан тригера, коли немає на його вході керуючих імпульсів, є стійким.

З надходженням до загального входу схеми в момент часу t₁ імпульсу негативної полярності малої тривалості стан закритого транзистора VT2 не змінюється, однак транзистор VT1 виходить зі стану насичення (робоча точка транзистора переходить з області насичення до межі з активною областю) й відновлюються його підсилювальні властивості.

При цьому колекторний струм І_С₁зменшується, а напруга на колекторі збільшується. Позитивний приріст колекторної напруги через резистор R передається до бази транзистора VT2. Коли цей приріст напруги компенсує напругу зміщення на базі транзистора VT2, останній виходить із закритого стану і його підсилювальні властивості відновлюються. З цього моменту виконуються умови самозбудження й починається процес перевертання тригера. При цьому подальше зменшення струму І_С₁збільшує приріст позитивної напруги на колекторі транзистора VT 1, яка передається до бази транзистора VT2, викликаючи його форсоване відкривання. Струм І_С₁ збільшується, а напруга на колекторі транзистора VT2 зменшується. Цей приріст негативного потенціалу передається до бази транзистора VT1, закриваючи його в ще більшій мірі. Відбувається подальше зменшення колекторного струму І_С₁і т. д. Закінчується процес перевертання закриттям транзистора VT1 (U_С1=U_вих1≈ Е_С), відкриттям транзистора VT2 (U_С2=U_вих2≈ U_С_Енас)й припиненням дії позитивного зворотного зв'язку. Тригер переходить до другого стану стійкої рівноваги. Наступний імпульс запуску в момент часу t₂ (рис. 9.13, б) перевертає тригер до початкового стану (перший стан стійкої рівноваги). Після цього в ньому протікає регенеративний процес, аналогічний до описаного вище.

Таким чином, регенеративний процес перемикання схеми проходить в моменти надходження до входу імпульсів запуску. Решту часу схема перебуває в стані стійкої рівноваги. Як видно з часових діаграм, після надходження до входу тригера чотирьох імпульсів на колекторі будь–якого транзистора (обидва виходи – прямий та інверсний – рівноцінні) отримуємо два імпульси. Отже, тригер, формуючи вихідні імпульси прямокутної форми, поділяє кількість імпульсів на два, що зумовлює широке використання його як подільника частоти.

Тривалість переднього фронту імпульсу, який формується на колекторі

(виході) транзистора, що насичується, визначається виразом

(9.7)

де – стала часу коефіцієнта передачі h_21B; U_ВЕ– початкове негативне зміщення на базі транзистора, що насичується.

Тривалість зрізу імпульсу, який формується на колекторі (виході) транзистора, що закривається,

t₃≈ 2,2τ_С. (9.8)

Найменший інтервал часу між двома імпульсами запуску, які обумовлюють безперебійне перемикання тригера, називають дозвільним часом тригера. При цьому допустима ймовірність збою під час перемикання тригера мізерно мала (менше одного збою на 10¹¹...10¹³ перемикань). В будь–якому випадку Т_дозвне може бути меншим за тривалість регенеративного процесу. Величину F_шв=1/Т_дозв(Гц), що визначає найбільше можливе число безперебійних перемикань тригера за 1с за незмінної величини Т_дозвміж керуючими імпульсами, називають швидкодією тригера. Швидкодія сучасних тригерних пристроїв досягає 100 МГц та більше. Максимальна швидкодія тригера з колекторно–базовими зв'язками

(9.9)

де – гранична частота підсилення транзистора у схемі із ЗБ залежить від амплітуди імпульсу запуску і досягається за умови t_ф= t₃. З цієї умови визначають оптимальну ємність прискорюючи конденсаторів

(9.10)

Амплітуда вихідних імпульсів

U_т = (Е_С – І_C0R_C)·R/(R + R_C).(9.11)

Рис. 9.14

На відміну від розглянутої схеми з лічильним входом тригер можна запустити і в режимі з роздільним входом (роздільний запуск, рис. 9.14, а). В цьому випадку тригер переходить з одного стійкого стану рівноваги у другий після подачі почергово до бази кожного транзистора імпульсів однієї полярності або до бази одного з транзисторів імпульсів почергової полярності. В схемі е автоматичне зміщення за рахунок напруги U_Е. що виділяється на резисторі R_Е. коли протікає струм емітера І_Е = І_С / h_21Bу відкритому транзисторі. ємність, конденсатора С_Е. який забезпечує сталу напругу U_Е в процесі перевертання тригера, розраховують за формулою

Автоматичне зміщення не потребує додаткового джерела живлення, що є безперечною перевагою схеми. Однак амплітуда вихідних імпульсів трохи менша, ніж у схемі тригера із зовнішнім зміщенням, адже частина напруги джерела живлення виділяється на резисторі R_Е. Тому для визначення амплітуди вихідних імпульсів у формулі (9.11) необхідно замінити Е_С на Е_С – U_Е.

Схеми тригерів (рис. 9.13, а, 9.14, а)інтегральні. На рис. 9.14, б показана інтегральна схема тригера з роздільним входом (мікросхема 221ТР1). Суть процесів регенерації, що протікають в цій схемі, повністю відповідають процесам в описаній схемі за рис. 9.13, а. Схемотехнічна відмінність мікросхеми 221ТР1 в тому, що сигнали керування запуском тригера з одного входу надходять через логічну схему І (див. п. 9.2). Для покращання умов узгодження тригера з навантаженням вихідні імпульси знімають з його виходу через емітерний повторювач на транзисторі VT3.

Тригери на цифрових логічних елементах.Для розширення функціональних можливостей цифрових вузлів і систем застосовують тригерні пристрої, що поєднують за певних правил кілька стандартних логічних елементів і виконують у сукупності більш складні логічні функції. Такі тригери складаються з двох–чотирьох простих логічних елементів і являють собою одну мікросхему. Останнім часом промисловість випускає складні мікросхеми, що містять десятки й навіть сотні тригерів.

Цифровий тригер вміщує саме тригер і логічний пристрій керування, який визначає функціональні можливості тригера. Структурна схема цифрового тригера зображена на рис. 9.15. Пристрій керування (ПК) перетворює інформацію, що надходить до входів А_і, в сигнали, які керують власне тригером. В цій схемі тригер можна вважати елементом пам'яті, який ніби записує отриману інформацію.

В залежності від способу запису інформації тригери поділяються на асинхронні (несинхронізовані) й синхронні (синхронізовані). В асинхронних тригерах інформація записується безпосередньо в момент її надходження до входів А_і, в синхронних тригерах – лише за подачею синхронізуючого (тактуючого) сигналу до спеціально передбачених тактових входів.

Тригерний пристрій на логічних елементах надає широкі можливості для створення схем, що реалізують різні логічні функції В залежності від комбінації стану на входах (А_і= 0 або А_і = 1) на виходах тригерів можна отримати

різні стани. Вихідні стани тригерів прийнято позначати так: 0 – тригер постійно має на виході стан Q = 0 незалежно від станів на входах; 1 – тригер постійно має на виході стан Q = 1 незалежно від стану на входах; Q – стан тригера не змінюється із зміною інформації на вході (прямий вихід тригера); – стан тригера змінюється на зворотний із зміною інформації на вході (інверсний вихід тригера); Х – невизначений стан тригера.

Стан тригера невизначений, коли після отримання інформаційного сигналу на виході з однаковою ймовірністю можливі стани Q = 0 або Q = 1.

У найпростішому тригерному пристрої з одним інформаційним входом і двома виходами можна отримати 25 функціонально різних типів тригерів. Коли входів два й виходів два, число типів зростає до 625. Однак на практиці застосовують чотири основні типи тригерів, що відрізняються виглядом логічного рівняння, яке характеризує стан входів та виходів до та після отримання інформації: RS–тригери з роздільним запуском (тригери з установлювальними входами); D–тригери з надходженням інформації одним входом (тригер затримки); Т–тригери з лічильним входом; універсальні JK–тригери.

Рис. 9.15 Рис. 9.16

Назва тригера визначає кількість інформаційних входів, а також їх призначення. Дволітерні назви (RS, JK) означають наявність у тригері двох інформаційних входів з відповідними назвами, однолітерні назви (D, Т)одного інформаційного входу. Між інформаційними сигналами на входах тригера і його станом е визначений логічний зв'язок, який задається таблицею переходів.

RS–тригери.В залежності від способу запису інформації RS–тригери поділяються на асинхронні та синхронні (тактовані). Для створення асинхронного тригера достатньо двох однотипних логічних елементів. Найчастіше RS–тригери виконують на логічних елементах І–НІ чи АБО–НІ. Умовні графічні позначения RS–тригера з прямим та інверсним входами показані відповідно на рис. 9.16, а, б.

RS–тригер характеризується двома станами: логічною 1 і логічним 0. У стані логічної 1 Q = 1, = 0, а в стані логічного нуля Q = 0 та = 1. В стані логічної 1 тригер встановлюється за інформаційним входом S (від англійського слова sеt – встановлювати). Відновлення тригера в початковому стані логічного 0 відбувається за інформаційним входом R (rеsеt – відновлювати). RS–тригер, що спрацьовує за зміни вхідного сигналу від 0 до 1, тобто запускається сигналами, які відповідають стану 1 (позитивна логіка), є тригером з прямими входами. Якщо ж тригер спрацьовує, коли змінюється вхідний сигнал від 1 до 0, тобто запускається сигналами, що відповідають стану 0 і з'являються на одному із входів (негативна логіка), то тригер називають тригером з інверсними входами. Необхідно відзначити, що функції переходів RS–тригерів з прямими та інверсними входами аналогічні.

На рис. 9.17, а показана функціональна схема асинхронного RS–тригера з інверсними входами на двовходових логічних елементах І–HІ. В цій схемі вихід логічного елемента DD1 з'єднаний з одним із входів елемента DD2, а вихід елемента DD2 з'єднаний з одним із входів елемента DD1, створюючи коло позитивного зворотного зв'язку. Два вільних входи логічних елементів виконують функцію інформаційних входів – та – тригера. Закон функціонування тригера змальовується таблицею переходу (рис. 9.17, б), де – та – інформаційні сигнали на вході тригера; Qⁿ – стан тригера, на прямому виході до появи на входах інформаційних сигналів; Qⁿ⁺¹ – стан тригера на прямому виході після появи інформаційних сигналів (після його перемикання).

Рис. 9.17

Коли Q = Qⁿ = 0 і, отже, = 1 (перший рядок таблиці переходів на рис. 9.17, б), сигнал = 0, що надходить до входу тригера, перемикає логічний елемент DD1 в стан логічної 1 (пам'ятаємо, що тригер з інверсними входами перемикається за надходження до одного із входів логічного 0). Оскільки = 1 і на верхній вхід елемента DD2 з виходу DD1 також надходить логічна 1, то елемент перемикається в стан логічного 0. Таким чином, Q = Qⁿ⁺¹= 1 та = 0. Якщо тригер мав стан логічної 1 (Q = Qⁿ= 1 та = 0) – другий зверху рядок таблиці переходів, то поява на вході тригера сигналів = 0 та = 1 не змінює стану тригера (Qⁿ⁺¹= 1 ), оскільки вплив сигналу = 0 на елемент DD1 зайвий, а на обох входах елемента DD2 діють логічні 1 ( залишається в стані логічного 0).

Аналізуючи функціонування RS–тригера аналогічним чином, приходимо до висновку, що в разі протилежного співвідношення вхідних сигналів ( = 1, = 0) відбувається підтвердження попереднього нульового стану тригера (Qⁿ⁺¹ = Qⁿ = 0, Qⁿ⁺¹ = 1) або його перемикання зі стану логічної 1 в стан логічного 0 (третій і четвертий рядки в таблиці переходів). Коли = = 1 (п'ятий і шостий рядки), стан тригера лишається незмінним. Якщо, наприклад, Q = Qⁿ = 1 та = 0, то на обох входах елемента DD2 діють логічні 1, що забезпечує = Qⁿ⁺¹ = 0. При цьому на нижньому вході елемента DD1 діє логічний 0, який знімається зі входу елемента DD2. Отже, Q = Qⁿ⁺¹ = 1.

Заборонено подавати одночасно до обох входів тригера нульові сигнали ( = = 0), оскільки на обох його виходах встановлюються однакові потенціали (Q = ), і умова інверсії вихідних сигналів порушується. Тригер знаходиться у невизначеному стані. Розглянутій таблиці переходів асинхронного RS–тригера з інверсними входами відповідають часові діаграми напруг на входах та виходах тригера, показані на рис. 9.17, в.

Рис. 9.18

Функціональна схема RS–тригера на двовходових логічних елементах АБО–НІ показана на рис. 9.18, а. Оскільки даний тригер на відміну від попереднього (рис. 9.17, а) має прямі входи, він встановлюється інформаційними сигналами, що відповідають стану 1 (позитивна логіка). Будова тригера аналогічна попередній.

Коли S = 0, R = 1 і Q = Qⁿ = 0 (перший рядок у таблиці переходів на рис.9.18, б), тригер після впливу вхідних сигналів залишається в попередньому стані, тобто Q = Qⁿ⁺¹ = 0 і, отже, = = 1. Якщо за тих же вихідних сигналів Q = Qⁿ = 1, то після впливу сигналу R = 1 на вхід елемента DD1 на його виході стан зміниться, тобто Q = Qⁿ = 0. При цьому на обох входах логічного елемента DD2 будуть логічні 0, що обумовлює = = 1 (другий рядок у таблиці переходів).

Аналізуючи схему RS–тригера, аналогічно можна показати, що за впливом на входи сигналів зворотної комбінації (R = 1, S = 0) тригер встановлюється в стані Q = Qⁿ⁺¹ = 1 та = = 0. За впливу на обидва входи тригера сигналів логічного 0 (S = R = 0) У тригері зберігаються попередні стани (0 або 1). Умова інверсності тригера порушується, коли одночасно подавати до обох входів сигнали логічної 1 (R = S = 1). Тому така комбінація вхідних сигналів заборонена. Часові діаграми напруг на входах і виходах RS–тригера з прямими входами показані на рис. 9.18, в. Вони відповідають таблиці переходів тригера.

Рис. 9.19

На рис. 9.19, а, б показана функціональна схема синхронного RS–тригера на логічних елементах І–НІ, який можна розглядати як асинхронний з додатковою вхідною логікою. В такій схемі на вході кожного ключа – власне тригера (логічні елементи DD3 та DD4) ввімкнені додаткові схеми збігу на логічних елементах DD1 та DD2, у яких два входи об’єднані в один синхронізуючий вхід С. Входи схем збігу, що лишилися вільними, є входами S та R запису станів. Схема синхронного RS–тригера на логічних елементах І–НІ з прямими входами аналогічна до схеми асинхронного RS–тригера на таких самих елементах з інверсними входами (рис. 9.17, а).

У синхронному RS–тригері інформація, що подається до інформаційних входів S та R, записується лише після надходження синхронізуючого сигналу с. Принцип роботи тригера розглянемо за допомогою часових діаграм (рис. 9.19, в). Якщо на всіх трьох входах діють нульові сигнали (S = R = C = 0), то на виході схеми збігу DD1 та DD2 встановлюються рівні напруг логічної 1, які надходять до входу тригера, не змінюючи його стану (інтервал часу t₀ – t₁). Якщо C = R = 0 та S = 1 (інтервал часу t₁ – t₂), стан тригера також не змінюється. Однак, якщо S = С = 1 та R = 0 (момент часу t₂) на виході елемента DD1 з’являється напруга логічного 0, а на виході елемента DD2 продовжує діяти напруга логічної 1. Це призводить до перемикання тригера в стан логічної 1 (Q = 1, = 0). Перехід тригера в новий стан можливий тепер лише в момент часу t₄ (R = С = 1, S = 0), а чергове перемикання відбувається в момент часу t₅(S = С = 1, R = 0). Таким чином, у комбінації S = 0, R = 1 синхронізуючий імпульс С = 1 переводить тригер в стан логічного 0 (Q = 0. = 1). а в комбінації S = 1. R = 0 – в стан логічної 1 (Q = 1, = 0).

Синхронні (тактуючі) RS–тригери широко використовують для зберігання інформації у двійковому коді і в особливості для зберігання проміжної інформації, що надходить з регістрів і лічильників імпульсів.

Рис. 9.20

D–тригери.Назва D–тригера походить від англійського слова dеlау – затримка. В літературі цей тригер часто називають тригером затримки. Він має один інформаційний вхід (рис. 9.20. а, б) і працює за найпростішою логікою. яка відповідає таблиці переходів (рис. 9.20. в). Як видно з таблиці. стан на виході тригера відповідає стану на вході. але D–тригер передає до виходу інформацію. що надійшла до його входу після появи синхронізуючого імпульсу. Тому момент зміни вихідної інформації затримується відносно моменту зміни вхідної інформації. ця властивість D–тригера дозволяє широко використовувати його для побудови регістрів.

D–тригери завжди синхронні. Найчастіше використовують синхронні 0тригери на логічних елементах І–HІ (рис. 9.20. а). Інформаційний вхід позначають літерою D. а синхронізуючий – літерою С. як бачимо зі схеми. основою синхронного D–тригера е асинхронний RS–тригер на логічних елементах DD3 та DD4. Однак, як відомо. деякі визначені комбінації D та С на входах RS–тригера можуть бути забороненими. Щоб не виникла заборонена комбінація сигналів на вході D–тригера. застосовують логічні елементи І–НІ DD1 та DD2.

D–тригер синхронізується сигналом С = 1. За відсутності синхронізуючого імпульсу елементи DD1 та DD2 закриті. і надходження інформаційного сигналу до входу D не змінює стану схеми. Якщо С = 1 і D = 1. на виході елемента DD1 встановлюється стан логічного 0, який, впливаючи на входи елементів DD3 та DD4, встановлює тригер у стан логічної 1 (Q = 1, = 0) і одночасно блокує вмикання елемента DD2. Якщо С = 1 та D = 0, елемент DD1 залишається закритим (на виході стан логічно. 1), елемент DD2 відкривається, на його виході встановлюється стан логічного 0, і тригер також встановлюється в стан 0 (Q = 0, = 1). Отже, коли подається синхронізуючий імпульс С = 1, у тригері записується інформація, яка до цього часу існувала на інформаційному вході D. Для стійко. роботи схеми необхідно, щоб ця інформація не змінювалася під час спрацьовування тригера.

Т–тригери.Назва походить від англійського слова tоgglе –перевертатися. Т–тригери, як і попередні, відносяться до тригерів з одним інформаційним лічильним входом (рис. 9.21, а). Логіка функціонування Т–тригера визначається таблицею переходів (рис. 9.21, б), з яких виходить, що у відсутності інформаційних сигналів (Т = 0) тригер зберігає попередній стан і змінює його на протилежний інверсний, коли подаються інформаційні сигнали (Т = 1). Як випливає з часових діаграм тригера з лічильним входом (див. рис. 9.13,б), Т–тригери застосовують для поділу частоти імпульсів. Крім того, сам термін "з лічильним входом" свідчить про те, що Т–тригер широко використовують в лічильниках імпульсів.

Для реалізації тригера з лічильним входом потрібно мати один або декілька RS–тригерів з відповідною логікою на вході і колами зворотного зв'язку з виходу тригера на його інформаційні входи. Т–тригери можуть бути асинхронними й синхронними.

Схема Т–тригера на одному RS–тригері (логічні елементи DD3 та DD4) з колами зворотного зв'язку через елементи затримки ЕЗ1 та ЕЗ2 зображена на рис. 9.21, а. Елементи (лінії) затримки потрібні, щоб під час дії лічильного імпульсу нова інформація з виходу тригера не надходила до його входів.

Рис. 9.21

Якщо в початковому стані на виході тригера є логічна 1 (Q = 1, = 0), то лічильний імпульс (Т = 1), що надходить, відкриває елемент DD2, на другий вхід якого через елемент затримки Е31 надходить також високий рівень напруги, і тригер переходить до стану логічного 0 (Q = 0, = 1). Оскільки сигнал з виходу Q до входу затримується, елемент DD2 закривається лише після закінчення ді. вхідного імпульсу. Тепер до входу елемента DD1 через елемент затримки Е32 надходить високий рівень напруги (логічна 1) з виходу тригера. Тому наступний лічильний імпульс (Т = 1) відкриває елемент DD1, і тригер повертається у початковий стан (Q = 1, = 0).

JK–тригери– це синхронні універсальні тригери з двома інформаційними входами. Такі тригери використовують лише для інтегральних мікросхем. Умовне позначення JK–тригера зі входом для синхронізації показано на рис. 9.22, а. Його робота аналогічна роботі RS–тригера. Роль входів S та R відіграють відповідно входи J та К. Коли до одного зі входів подається логічна 1, тригер встановлюється у стані 1 (коли J = 1) або логічного 0 (коли К = 1) незалежно від початкового стану. Коли до входів одночасно подається логічна 1, тригер змінить попередній стан на обернений. Таким чином, JK–тригер повторює логіку RS–тригера(див. таблицю переходів на рис. 9.22, б), за винятком четвертої комбінації (J = 1, К = 1), яка не призводить до невизначеного стану, а здійснює інверсію попереднього стану тригера.

Рис. 9.22

Універсальність JK–тригера виявляється в тому, що, змінюючи зовнішню комутацію, його можна перетворити в будь–який інший тип тригера: RS, D, Т. Як RS–тригер він використовується за умови заборони комбінації J = К = 1. Для роботи як D–тригер вхід J через інвертор під’єднують до входу К (рис. 9.22, в)При цьому вхід J виконує функцію D–входу. Т–тригер отримують, коли з’єднані входи J та К в один лічильний вхід Т (рис. 9.22, г).

Тригери на цифрових елементах використовують в пристроях обробки й зберігання інформації. Крім поділу й лічби числа імпульсів, тригери широко використовують як елементи пам'яті EОМ, що запам'ятовують інформацію у вигляді двійкових чисел, які складаються з цифр 0 і 1; як пристрої для порівняння двох напруг (якщо до входу тригера подати змінний рівень напруги, то тригер спрацьовує й видає сигнал на виході після досягнення деякого порогового рівня напруги U_пор)та ін.

Тригери на цифрових інтегральних мікросхемах виконують як м класичною схемою на біполярних транзисторах, так і з використанням стандартних логічних елементів. У багатьох серіях мікросхем є інтегральні тригери, наприклад, RS–тригери–мікросхеми 115ТР1, 136ТР1; D–тригери – мікросхеми K131ТM2, 133ТМ2; JK–тригери – мікросхеми 130ТВ1, 133ТВ1 та ін.

Читайте також:

<== попередня сторінка	\|	наступна сторінка ==>
СХЕМИ ЦИФРОВИХ ЛОГІЧНИХ ЕЛЕМЕНТІВ	\|	Елементарні перетворення рядків матриці

Не знайшли потрібну інформацію? Скористайтесь пошуком google:

Генерація сторінки за: 0.013 сек.