Новини освіти і науки:

G+

Тлумачний словник
Авто
Автоматизація
Архітектура
Астрономія
Аудит
Біологія
Будівництво
Бухгалтерія
Винахідництво
Виробництво
Військова справа
Генетика
Географія
Геологія
Господарство
Держава
Дім
Екологія
Економетрика
Економіка
Електроніка
Журналістика та ЗМІ
Зв'язок
Іноземні мови
Інформатика
Історія
Комп'ютери
Креслення
Кулінарія
Культура
Лексикологія
Література
Логіка
Маркетинг
Математика
Машинобудування
Медицина
Менеджмент
Метали і Зварювання
Механіка
Мистецтво
Музика
Населення
Освіта
Охорона безпеки життя
Охорона Праці
Педагогіка
Політика
Право
Програмування
Промисловість
Психологія
Радіо
Регилия
Соціологія
Спорт
Стандартизація
Технології
Торгівля
Туризм
Фізика
Фізіологія
Філософія
Фінанси
Хімія
Юриспунденкция

Застосування тригерів та логічних елементів.

Машин

Схемотехнічна база цифрових обчислювальних

2.1.Тригер.

Тригер (Тг) – це електронний пристрій, за допомогою якого можна записувати, зберігати та зчитувати інформацію. Він володіє двома стійкими станами , один із яких ²0², а інший –²1².

У схемному вирішенні тригер є підсилювачем постійного струму із взаємно оберненими позитивними зв¢язками, наявність яких приводить до того, що в стійкому стані один транзистор закритий, а інший відкритий. Під дією керуючих сигналів тригер скачкоподібно переходить із одного стану в інший.

Найпростіший тригер може бути виконаний на двох логічних елементах АБО-НЕ, логічна структура та умовне позначення якого наведені на рис.2.1.

R Q

S Q

а) б)

Рис.2.1.Схема тригера:

а) – логічна структура;б) – умовне позначення

Стан тригера та значення інформації, що зберігається, визначається прямим Q та інверсним Q вихідними сигналами. В статичному стані тригер можна розглядати як елемент запам’ятовування двійкових кодів 1 та 0. Так, коду 1 відповідає такий стан тригера, коли транзистор Т1 (рис.2.2) закритий і на його колекторі присутній високий потенціал, а транзистор Т2 відкритий і на його колекторі присутній високий потенціал. Коду 0 відповідає протилежний стан тригера. Введення в тригер двійкових чисел проводиться по колах встановлення 1 - S¢ та встановлення 0 – R. За допомогою цих кіл тригер переводиться із одного стану в інший.

Позитивні запускаючі сигнали встановлення тригера в нульовий та одиничний стани подаються на бази транзисторів Т1 та Т2. Якщо тригер знаходиться в нульовому стані (транзистор Т1 відкритий, а Т2 закритий) , то при подачі сигналу “встановлення 1” на базу транзистора Т2 останній відкривається, потенціал на його колеторі знижується, що викликає запирання транзистора Т1. По закінченню перехідних процесів тригер встановлюється в стан “1” і в цьому стані він знаходитиметься до тих пір, поки не поступить сигнал “встановлення 0”. Таким чином, при почерговій подачі сигналів “встановлення 0” та “встановлення 1” тригер послідовно переключається із одного стійкого стану в інший. Такий тригер називається асинхронним RS-тригером ( R - Reset; S – Set ).

+Е_к +Е_к

Q Q

Вихід 1 Т1 Т2 Вихід 0

R S

Рис.2.2.Тригер.

Залежно від кількості входів та особливостей схеми змінюється логіка роботи тригера,який можна розділити на декілька типів : із встановлюваними входами – RS-тригер; із лічильними входом – Т-тригер; D-тригер та специфічний для інтегральних схем – JK-тригер. Якщо хоча б по одному входу інформація в тригер заноситься примусово під дією синхронізуючого сигналу, то тригер називається синхронізованим (синхронним). Якщо занесення інформації в тригер по будь якому вході проводиться без сигнала синхронізації, то тригер називається несинхронізованим (асинхронним).

Умовне позначення тригерів наведено на рис.2.3, де в основному полі ставиться символ Т або ТТ для позначення відповідно однотактного або двохтактного тригера. Додаткове поле може бути розділене на два: синхронне та асинхронне. У першому проставляються символи R та S входів несинхронізованої встановки тригера в 1 та 0, в другому – замість х₁ та х₂ – символи відповідні типу тригера. При цьому використовуються такі позначення входів:

S – вхід окремого встановлення тригера в 1;

R – вхід окремого встановлення тригера в 0;

Т – вхід тригера із лічильним входом;

D – вхід D-тригера;

J – вхід синхронізованого встановлення тригера стану 1 в універсальному JK- тригері;

К – вхід синхронізованого встановлення тригера стану 0 в універсальному JK-тригері;

С – вхід синхронізації.

Якщо вхід відмічений кружком, то діюче значення вхідного сигналу 0. Відсутність кружка на вході С означає, що вхідна інформація заноситься в тригер при одиничному значенні синхронізуючого сигналу (діюче значення 1); кружок на вході С означає, що приймання інформації проходитиме при нульовому значенні синхронізуючого сигналу (діюче значення 0).

Q Q

а) б)

Рис.2.3.Умовне позначення тригерів:

а)-з прямими входами,б)-з інверсними.

На рис.2.4 наведена схема синхронного однотактного RS-тригера на елементах І-НЕ.

DD1 DD3

DD2 DD4

б)

а)

Рис.2.4.Синхронний однотактний RS-тригер

У цій схемі елементи DD1 та DD2 утворюють схему вхідної логіки асинхронного тригера побудованого на елементах DD3 та DD4. Такі RS-тригери мають два інформаційні входи R та S і вхід синхронізації C (рис2.4,б). Робота здійснюється при сигналі на несинхронізованому вході R, рівному 1. Вхідна інформація, представлена в парафазному коді, заноситься в синхронізований однотактний RS^’-тригер через елементи вхідної логіки DD1 та DD2 в момент поступлення сигнала синхронізації t. За відсутності сигналу синхронізації тригер може бути встановлений у стан 0 шляхом подачі на несинронізований вхід R сигналу, рівного 0.

Стійка робота однотактних RS-тригерів можлива тільки тоді, коли занесення інформації в тригер здійснюється після завершення передачі інформації про попередній стан в інший тригер. Це забезпечується при використанні двох синхросигналів, що знаходяться у протифазі.

Такий принцип обміну інформацією реалізований в двотактних RS-тригерах.

Найпростіша схема двохвхідного двохтактового RS-тригера наведена на рис 2.5.

R Q

t^’ R

Рис.2.5.Двохтактний RS-тригер. Схема функціональна.

Даний тригер складається із двох однотактних RS-тригерів та інвертора в колі синхронізації. При поступленні на вхід першого RS-тригера сигналу t=1 вхідна інформація заноситься в перший однотактний RS-тригер; другий тригер при цьому буде зберігати інформацію, яка відноситься до попереднього періоду її представлення. По закінченню дії сигналу синхронізації, тобто при t=0 та t^’=1, перший RS-тригер перейде в режим зберігання, а другий перепише із нього нове значення вхідного сигналу. Двохтактний тригер змінює свої стани тільки після закінчення дії сигналу синхронізації, тому із таких тригерів можна будувати довільні схеми. На рис.2.6 наведене умовне позначення такого тригера. Для встановлення тригера в стан 0 або 1 без використання синхросигналів у схему вводять додаткові входи R та S несинхронізованого встановлення. Зв’язки з такими входами показані на схемі (рис.2.4) пунктиром. При подачі 0 на вхід R(S) та 1 на вхід S(R) обидва однотактних тригери встановлюються в стан 0(1).

Рис.2.6.Умовне позначення двохтактного RS-тригера.

Тригер із лічильним входом (Т-тригер) може бути побудований із використанням двотактного синхронізованого RS-тригера. При цьому він реалізуватиме функцію виду:

Q(t+1) = Q(t) T(t) Ú Q(t) T(t) , (2.1)

тобто здійснює операцію додавання по модулю 2 сигналу Q , стану тригера та вхідного сигнала Т.

Відповідно, одиничний сигнал змінює стан тригера, а нульовий залишає без змін. Умовне позначення Т-тригера наведено на рис.2.7.

Рис.2.7.Умовне позначення Т-тригера.

При поступленні сигналу Т=1 проходить запис у двотактний RS-тригер стану, протилежного тому, яке раніше зберігалося. Внаслідок того, що тригер двохтактний, на його виході сигнал зміниться тільки після закінчення сигналу Т=1, що виключає можливість виникнення генерації в схемі із зворотнім зв¢язком. У даній схемі одиничний вхідний сигнал можна представити спадом сигналу Т=1, так як при будь-якій його подовженості зміна стану Т-тригера відбуватиметься тільки один раз – при знятті сигналу Т=1.

Одним із найбільш використовуваних тригерів є D-тригер, що реалізує функцію затримки. На відміну від RS-тригера, що має режими встановлення 1, встановлення 0 та зберігання попереднього стану, D-тригер володіє тільки режимами встановлення 1 та встановлення 0. Синхронізований однотактний D-тригер (умовне позначення якого наведене на рис.2.8) затримує розповсюдження вхідного сигналу на час паузи між синхросигналами (затримка на півперіода).

Рис.2.8.Умовне позначення D-тригера

Розповсюдженим типом тригера в системах інтегральних логічних елементів є універсальний двохтактний JK-тригер (умовне позначення наведено на рис.2.9).Такий тригер володіє входами несинхронізованого встановлення R та S, з допомогою яких при С=0 тригер може бути встановленим в стан 1 шляхом подачі R=1 та S=0 або в стан 0 шляхом подачі R=0 та S=1.

Рис.2.9.Умовне позначення JK-тригера

При подаванні сигналів R=S=16, що не змінюють стан схеми, робота тригерів здійснюється під дією синхросигналів С=1. Входи J та K відповідають входам S та R RS-тригера – це означає, що сигнал 1 на вході J встановлює тригер в стан 1, а сигнал на вході К встановлює його в стан 0 незалежно від попереднього стану. Але, на відміну від RS-тригера, в JK-тригері сигнали можуть одночасно поступити на входи J та K. При цьому стан тригера зміниться на протилежний, тобто при J=K схема поводить себе як тригер із лічильним входом.

Функцію переходів JK-тригера можна представити у вигляді булевої функції від змінних, які відповідають стану та вхідним сигналам тригера для одного і того ж моменту часу t:

Q(t+1) = K(t) Q(t) Ú J(t) K(t) Ú J(t) Q(t), (2.2)

при умові, що RS=1.

JK-тригер зручний тим, що при різних варіантах підключення його входів можна отримати схеми, які працюватимуть як RS-, D- та Т-тригери (рис.2.10).

T Q D Q

t t

Q Q

Т-тригер D-тригер

1 Q S Q

t t

Q Q

Асинхронний RS-тригер

Т-тригер

Рис.2.10.Варіанти включення JK-тригера

Регістром називається функціональний пристрій, призначений для приймання та запам¢ятовування слова (інформації), а також для виконання над словом деяких логічних перетворень. Регістр складається із тригерів, кількість яких визначає розрядність регістра. Регістри поділяються на звичайні та на регістри зсуву. Зазвичай регістр має один вхід та два виходи, необхідні для передачі слова в прямому та зворотньому кодах. Регістри зсуву виконують функцію перетворення слова із паралельного в послідовний код та навпаки. На рис.2.11 наведена схема статичного n-розрядного тригера. Паралельний код подається на входи х₁ – х_n тригерів. Запис проводиться позитивними імпульсами, що подаються на входи С тригерів. Код знімається із виходів Q₁– Q_n.

Q₁ Q₂ Q_n

x₁x₂ x_n

установка “0”

приймання інформ.

Рис.2.11.Статичний n-розрядний регістр

Для встановлення регістра в 0 використовуються входи R тригерів.

У цій схемі запис інформації в регістр синхронізується по входу С та здійснюється тільки в момент подавання на вхід С позитивного імпульсу. Як видно із рис.2.11, роботою регістра керують дві шини: встановлення “0” та приймання інформації. Специфікою такого регістра є те, що перед записом інформації необхідно його занулити. Існують регістри в яких не потрібне попереднє встановлення 0.

Лічильником називається пристрій, призначений для ведення підрахунку числа сигналів (імпульсів), що поступають на його вхід та фіксації цього числа у вигляді коду, який зберігається в регістрах. В загальному випадку лічильник має 2ⁿ стійких станів. По призначенню лічильники поділяються на

Q₁ Q₂ Q₃ Q₄

1 1 1 1

x_ліч

встановлення “0”

Рис.2.12.Несинхронізований двійковий лічильник

із послідовним переносом.

У таблиці 2.1 наведені стани даного двійкового лічильника при підрахунках від 0 до 15.

Таблиця 2.1

X_ліч	Q₁	Q₂	Q₃	Q₄	Х_ліч	Q₁	Q₂	Q₃	Q₄

Дешифратором називається логічна схема, яка перетворює код числа, що поступає на його входи, в керуючий сигнал тільки на одному (декількох) із його виходів. Іншими словами він є сукупністю схем збігів, які формують керуючі сигнали на відповідних виходах в той час, коли на інших його виходах сигнал відсутній. При дешифруванні n-розрядного двійкового коду та реалізації всіх комбінацій цього коду число виходів цього дешифратора дорівнює 2ⁿ. Число входів дешифратора n_Д = 2N, так як для формування вихідних сигналів необхідні всі комбінації вхідних кодів та , відповідно, прямі та інверсні значення розрядів. Найпростішими є схеми діодних дешифраторів, але в даний час дешифратори будуються на інтегральних мікросхемах. Умовне позначення дешифратора наведене на рис.2.12.

ДС

Рис.2.12.Умовне позначення дешифратора

Каскадні (багатоступеневі) дешифратори з точки зору обладнання найбільш економічні, їх можна будувати слідуючим чином. Слово розбивається на декілька груп, у кожній із яких частина слова дешифрується, потім виходи декількох груп об¢єднуються, тобто дешифруються на дешифраторах наступних ступенів до тих пір, поки на останній ступені не будуть об¢єднані виходи всіх дешифраторів передостаннього ступеня. Структурна схема каскадного дешифратора наведена на рис.2.13. На схемі всі дешифратори в ступенях зображені у вигляді прямокутників з числом, що вказує на кількість вихідних шин.

Перший ступінь дешифратора складає один дешифратор із двома входами та чотирма виходами. Другий ступінь дешифратора складають чотири дешифратора, кожен із яких має також по два входа та чотири вихода.

X₃ 0

X_y4

X₁9

X₂ 13

Рис.2.13 11

Читайте також:

<== попередня сторінка	\|	наступна сторінка ==>
Датчики – модулятори.	\|	Суматори

Не знайшли потрібну інформацію? Скористайтесь пошуком google:

Генерація сторінки за: 0.01 сек.