• Гідрологія і Гідрометрія
• Господарське право
• Економіка будівництва
• Економіка природокористування
• Економічна теорія
• Земельне право
• Історія України
• Кримінально виконавче право
• Медична радіологія
• Методи аналізу
• Міжнародне приватне право
• Міжнародний маркетинг
• Основи екології
• Предмет Політологія
• Соціальне страхування
• Технічні засоби організації дорожнього руху
• Товарознавство продовольчих товарів

КР580ИК80.

Структура мікропроцесорного комплекту

МІКРОПРОЦЕСОРНІ КОМПЛЕКТИ ВІС.

Узагальнена структурна схема даного мікропроцесорного комплекту приведена на рис 5.1.

ША

ШД

ШК

запам¢ятовуючий зовнішній

пристій пристрій

Рис.5.1.Узагальнена структура КР580ИК80.

В комплект КР580ИК80 входять :

1) КР580ИК80А ¾ мікропроцесор;

2) КР580ВВ55 ¾ програмований паралельний інтерфейс;

3) КР580ВВ51 ¾ програмований послідовний інтерфейс;

4) КР580ВИ53 ¾ програмований таймер;

5) КР580ВТ57 ¾ програмований контролер прямого доступу до пам¢яті;

6) КР580ВМ59 ¾ програмований контролер переривань;

7) КР580ВГ75 ¾ програмований контролер електронно-променевої трубки

8) КР580ГФ24 ¾ генератор;

9) КР580ВК28,КР580ВК38 ¾ системний контролер та шинний формувач;

10) КР580ВВ79 ¾ програмований контролер клавіатури та індикації;

11) КР580ИР82,КР580ИР83 ¾ буферні регістри

12) КР580ВА86 ¾ шинний формувач.

Процесор КР580ИК80А являється типовим представником 8-ми розрядних мікропроцесорів і розміщений у корпусі 244.48-1 (48 виходів), на практиці використовується тільки 40 виводів. Існує ще варіант корпусу 2123.40-2.Номінальна потужність¾750 мВт, тактова частота ¾ 2,5 МГц. Структурна схема мікропроцесору приведена на рис.5.2.

8 – ми розрядна внутрішня шина даних

ШК ШД ША

Рис.5.2.Структура МП КР580ИК80А.

Спілкування МП із зовнішніми пристроями здійснюється через буферний регістр адреси БРА та буферний регістр даних БРД.БРА та БРД ¾схеми із трьома стійкими станами, тобто мікропроцесор може відключатися від шини адреси ША та шини даних ШД. Схема керування зв¢язана із усіма блоками.16 розрядна ША дозволяє адресацію до 64 кбайт.8 розрядний арифметико-логічний пристрій АЛП дозволяє виконувати операції над двома 8-розрядними словами.

До ШД під¢єднано блок регістрів загального призначення РЗП : W,Z,B,C,D,E,H,L¾кожен із яких 8-ми розрядний. ВС ¾ вказівник стеку (SP)-16 розрядний,ЛК ¾ лічильник команд (РС)-16 розрядний, Сх І ¤ Д¾ схеми інкремент(+1) ¤ декремент(-1),ДК ¾ десятковий коректор.

Для даного МП існують стандартні ознаки на виході АЛП, але є і специфічний. На рис.3.3 приведено таблицю станів МП КР580ИК80.

Рис.5.3.Стани мікропроцесору.

Перенесення С використовується для обробки даних любої довжини. Додаткове перенесення АС ¾ для двійково-десяткової системи. Парність визначається по останньому розряду. Блок регістрів загального призначення РЗП може використовуватися або як самостійні регістри, або як 16-ти розрядні пари. В даному мікропроцесорі кожна команда виконується за період від 1 до 5 машинних циклів. На рис 5.4 приведені епюри сигналів МП.

Якщо над сигналом у його умовному позначенні стоїть риска, то активним є низький рівень (L-активний), а якщо риска відсутня ¾ високий рівень (H-активний). На шині даних ШД виставляється два сигнали : спочатку слово-стан (інформує про те, що буде робити), а потім самі дані.

Щоб здійснити можливість роботи МП із повільнодіючими зовнішніми пристроями використовується сигнал готовності. При виконанні команди в Т1 вміст лічильника команд ЛК передається в ША [0¸15]. На ШД видається 8-ми розрядне керуюче слово, при цьому формується спеціальний сигнал синхронізації, по якому це слово записується в спеціальний регістр зовнішніх засобів керування. Керуюче слово вказує на тип машинного циклу, що виконується.

Т1 Т2 Точік. Т3 Т4 Т5

Ф1

Ф2

ША[0¸15]

ШД[0¸7]

ШД[0¸7]

Синхроні-

зація

Готовність

Очікування

Приймання

Запис

(видача)

Рис.5.4.Епюри сигналів мікропроцесору.

В Т2 вміст лічильника команд ЛК збільшується на 1 ті здійснюється аналіз керуючого сигналу: готовність даних до передачі і захоплення шин та сигнал підтвердження зупинки (СПЗ). В залежності від значень цих сигналів виконується або перехід до Т3 машинного циклу, або перехід в один із станів очікування: Точік. По готовності, Точік. По захопленню,Точік. останова, вихід із яких можливий тільки при поступленні зовнішнього керуючого сигналу.

В Т3 дані приймаються із ОЗП або зовнішнього пристрою на ШД і записуються в регістр команд РК ( у випадку, якщо виконується машинний цикл ²вибирання команди² ), або в один із регістрів МП (аккумулятор А, або регістр загального призначення ).

В Т3,Т4,Т5 виконуються дії над операндами. Якщо команди виконуються протягом декількох циклів, позавершенні поточного циклу МП переходить до такту Т1 наступного циклу.

В останньому такті останнього циклу команди а також в стані Точік. останова перевіряється рівень сигналу на вході ¾ запит на переривання МП. При високому рівні цього сигналу та встановленому режимі одиниці тригера дозволу переривання МП по тактовому імпульсу Ф2 встановлюється внутрішній тригер дозволу переривання, наступний цикл буде циклом переривання. В такті Т1 цього циклу вміст лічильника команд ЛК не збільшується на 1, а зберігається і далі записується в стек. В такті Т3, пристрій що запросив переривання, подає на ШД код однобайтової команди RST N (RESTART), при цьому здійснюється перехід до підпрограми за адресою N (N=0¸7).

Два цикли ¾запис в стек ¾що слідують за циклом переривань, здійснюють запис в стек поточного вмісту ЛК для наступного повернення до перерваної програми.

МП реагує на сигнал запиту переривання тільки при встановленому в ²1² внутрішньому тригері дозволу переривання, встановлення якого здійснюється за допомогою команди EI (дозволити переривання), а скид OI (заборонити переривання).

Коли поступає команда RST тригер дозволу переривання переводиться в ²0² (код команди поступає із зовнішнього пристрою, який дає запит на переривання).

Рис.5.5.Введення і виведення інформації.

Цикли введення бувають :

1) Цикл введення коду ;

2) Цикл адреси наступної за командою;

3) Введення із зовнішнього пристрою по вказаній адресі .

¨ В Т1 записується керуюче слово, яке сформоване сигналом читання і разом із сигналом приймання дає можливість зчитувати дане.

¨ В другому циклі адреса переміщується в регістр WZ.

¨ При третьому циклі дані зчитуються в аккумулятор А.

Команда виведення відрізняється від команди введення появою сигналу ВД (видача). У таблиці 5.1 приведені значення розрядів керуючого слова МП

Таблиця 5.1

Значення керуючих слів беруться по стовпчикам.

Керуючі сигнали мікропроцесору поділяються на:

¨Сигнали керування шинами ПМ, або (DVIN)¾дозвіл на приймання інформації діє ШД системи, тобто ШД МП знаходитиметься в режимі приймання інформації.

Видача ВД (WR)¾ознака видачі інформації на шину даних, сигнал виходить із МП. На ШД мікропроцесору видана інформація для запису в запам¢ятовуючий пристрій або зовнішній пристрій.

¨Сигнали керування прямим доступом до пам¢яті:

Захоплення¾ЗХ (HOLD)¾вхідний сигнал для МП. Захоплення шин, запит на прямий доступ¾ запит на прямий доступ до пам¢яті з боку зовнішнього пристрою

Підтвердження захоплення ПЗХ (HLDA)¾вихідний сигнал, при якому МП відключається від ША та ШД¾ознака допуску зовнішнього пристрою до ША та ШД системи.

¨Сигнали керування перериванням:

Запит переривання ЗПР (INT) ¾ вхідний сигнал запиту на переривання роботи МП .

Дозвіл переривання РПР (INTE) ¾ вихідний сигнал МП .

¨Сигнали керування асинхронною передачею даних :

Готовність даних до передавання ГТ (READY)¾вихідний сигнал МП¾ інформація готова для обміну між запам¢ятовуючим пристроєм або зовнішнім пристроєм та мікропроцесором.

Очікування ОЖ (WAIT)¾ МП знаходиться в стані очікування (даний сигнал є вихідним).

DBIN

IOR читання із

зовн.пристр.

WR

MEMR читання

Д0 із

пам¢яті

Р4

IOW запис у

зовн.пристр

Р6

Д7 Р7

MEMW запис

С у

пам¢ять

строб Рис.5.6.Структура шини керування.

¨Сигнали загального призначення :

Синхронізація С (SYNC)¾вихідний сигнал МП, який є початком машинного циклу.

Скид СБРОС (RESET)¾сигнал встановлює в ²0² лічильник команд, скидує тригер дозволу на переривання та захвату шин.

Ф1,Ф2 ¾ тактові імпульси (С1,С2).

На рис.5.6 приведена структура шини керування читанням ¤ записом для ОЗП та пристрою введення-виведення.

В склад комплекту КР580ИК80 входить також і програмований паралельний інтерфейс КР580ВВ55. Він дозволяє здійснювати обмін даними між зовнішніми пристроями та МП. Розміщений у пластиковому корпусі (DIP) із 40 виводами, потужність споживання 350 мВт при напрузі живлення +5В.Може бути використаним для синхронного та асинхронного обміну інформацією.

В склад ВІС входять три 8-ми розрядні канали (буферні регістри) та схема керування. На рис.5.7 приведена структурна схема під¢єднання КР580ВВ55 до МП.

ША

ШД

ШК

скид чит ¤ зап

Рис.5.7.Під¢єднання КР580ВВ55 до МП.

У даній схемі використані скорочення :

ВМ ¾ вибір мікросхеми

ДША при необхідній комбінації ²1² та ²0² включить дану мікросхему, тобто переведе її в активний стан.

Два двійкових розряди А0 та А1 використовуються для адресування регістрів ШКН1¸ШКН3 та ²керуючий регістр².

По сигналу ²скид² всі регістри встановлюються в стан ²0² та всі канали у режим ²введення²:

00¾ШКН1

10¾ШКН2

01¾ШКН3

11¾Керуючий регістр

Приведемо режими роботи інтерфейсу.

¨ В режимі ²0² (синхронна передача) можуть працювати всі три регістри.

¨ В режимі ²1² ¾ ШКН1 та ШКН2 приймають, бо видають інформацію. В ШКН3 записуються команди запис або читання (зп ¤ чит), друга частина ШКН3 працює в режимі запиту на переривання.

¨ В режимі ²2² (двосторонній обмін) ¾ працює ШКН3.

Сигнал вибір мікросхеми ВМ дає інформацію про вибрану мікросхему.

Існує два види керуючих слів : (рис.5.7)

Д7

Д6

Д5

Д4

Д3

Д2

Д1

Д0

Рис.5.8.

На рис.5.8 приведена схема задання режимів роботи каналів ведення-виведення.

Існує три типи команд з використанням керуючого слова :

1) переслати керуюче слово в аккумулятор А ;

2) вихід OUT ;

3) IN.

На рис.5.9 приведені часові діаграми сигналів тактового генератора.

0,48 ¸ 2 мкс

+12 В

Ф1

>60 нс

>80 мкс >70 нс

+12В

Ф2

>220 нс >0

Рис.5.9.Часові діаграми сигналів тактового генератора.

На рис 5.10. приведена структурна схема автоматичної системи регулювання температури за зданим алгоритмом.

Рис.5.10.Структура МП системи.

Дана схема є класичною для таких систем. У ній можна організувати будь-який алгоритм зміни температури, наприклад такий, який приведено на рис.5.11.

Т,°С

t,хв.

Рис.5.11.Графік зміни температури.

5.3. .Формати даних та команд.

Дані в МП КР580ИК80 зберігаються у вигляді 8-ми розрядних чисел, в такому ж форматі вони передаються в ШД.

Рис.5.12.Формат даного.

В схемі, зображеній на рис.5.12 розряд Д7 є знаковим розрядом. Для команд використовуються одно-, двох- та трьохбайтові формати. Багатобайтові команди займають декілька сусідніх чарунок пам¢яті. Формат команди залежить від конкретної виконуваної операції.

¨ Однобайтна команда

MOV ч1,ч2 ¾ пересилання даних із регістру ч1 в регістр ч2

Код цієї команди : 01 DDD SSS

Код джерело

приймач

¨Двохбайтні команди

IN ¾ введення даних із вказаного каналу в накопичувач (аккумулятор А)

1 байт – код операції

2 байт - адреса

Код цієї команди : 11 011 011

¨ Трьохбайтові команди

1 байт – код операції

2 байт – молодший розряд адреси або операнда

3 байт – старший розряд адреси або операнда

LXI ¨¨¨ ¾два байта¾занесення двох байтів даних у пару регістрів

Тут ¨¨¨ - BC , DE , HL

SHLD <адреса> ¾ 3-х байтна команда ¾ занесення вмісту регістру HL в пам¢ять.

Розглянемо режими адресації МП КР580ИК80. Після операнду у всіх командах яким-небудь чином визначаються дані, які приймають участь у операції чи операнди (внутрішні регістри BC , DE і т.д.).

Метод визначення операнду називається режимом адресації.

1.Пряма адресація ¾ в полі операнду вміщується повний 16-ти бітна адреса чарунки пам¢яті, де зберігається дане. З допомогою прямої адресації можна звертатися до будь-якої чарунки адресного простору (рис.5.13.).

Рис.5.13.

LDA <адреса> ¾ завантаження вмісту чарунки з вказаною адресою в аккумулятор А.

2.Безпосередня адресація : при необхідності включення в програму фіксованих значень (кодів символів, слів масок та ін.) використовується безпосередня адресація, в якій операндом є другий байт В2 самої команди, хоча допускається наявність В3 (рис.5.14).

В3

Рис.5.14.

LXI <2 байта> ¾ трьохбайтна команда ¾ занесення двох байтів даних в пару регістрів B , D , H , SP/

MVI ч,<байт> ¾ 2-х байтна команда ¾ занесення байта даних в регістр з номером ч.

3.Регістрова адресація : при її використанні операндом є вміст регістра загального призначення РЗП, який адресується в команді. Команди з таким режимом адресації виявляються короткими (1 байт) та виконуються достатньо швидко (рис 5.15).

Рис. 5.15.

MOV ч1,ч2 _ одобайтна команда ¾ пересилання даних із регістру ч2 в регістр ч1.

4.Непряма адресація : зручний засіб, що дозволяє компактно адресувати весь простір пам¢яті. У цьому режимі поле операнда визначає не регістр з даними, а вказівник пам¢яті, який вміщує адресу операнда (рис.5.16).

Рис.5.16.

LDAX ч(група регістрів) ¾ 1-но байтна команда ¾ завантаження в аккумулятор А вмісту чарунки, яка непрямо адресується парою регістрів ч (це регістри B та D).

5.Неявна адресація: при виконанні однобайтних команд з неявною адресацією зумовлено, що операнд знаходиться у визначеному внутрішньому регістрі МП і його спеціально адресувати не потрібно.

RLC ¾ 1-но байтна команда ¾ циклічний зсув вмісту акумулятора вліво.

DAD ч ¾ додавання вмісту пари регістрів B, D із іншою парою.

Переглядів: 1153