МАРК РЕГНЕРУС ДОСЛІДЖЕННЯ: Наскільки відрізняються діти, які виросли в одностатевих союзах
РЕЗОЛЮЦІЯ: Громадського обговорення навчальної програми статевого виховання ЧОМУ ФОНД ОЛЕНИ ПІНЧУК І МОЗ УКРАЇНИ ПРОПАГУЮТЬ "СЕКСУАЛЬНІ УРОКИ" ЕКЗИСТЕНЦІЙНО-ПСИХОЛОГІЧНІ ОСНОВИ ПОРУШЕННЯ СТАТЕВОЇ ІДЕНТИЧНОСТІ ПІДЛІТКІВ Батьківський, громадянський рух в Україні закликає МОН зупинити тотальну сексуалізацію дітей і підлітків Відкрите звернення Міністру освіти й науки України - Гриневич Лілії Михайлівні Представництво українського жіноцтва в ООН: низький рівень культури спілкування в соціальних мережах Гендерна антидискримінаційна експертиза може зробити нас моральними рабами ЛІВИЙ МАРКСИЗМ У НОВИХ ПІДРУЧНИКАХ ДЛЯ ШКОЛЯРІВ ВІДКРИТА ЗАЯВА на підтримку позиції Ганни Турчинової та права кожної людини на свободу думки, світогляду та вираження поглядів Контакти
Тлумачний словник |
|
||||||||||||||||||||||||||||||||||||||||||||||||||||||||
Tаблиця 8.1Перепризначення режиму роботи виводів модуля SPI
* Напрямок передачі даних визначається станом відповідного розряду регістра DDRB. Як видно з таблиці, у деяких випадках користувач повинен самостійно задати режим роботи виводу, що використовується модулем SPI, відповідно до його призначення (див. далі). Причому можливість керування внутрішніми підтягуючими|підтягуючі| резисторами виводів, що працюють як входи, зберігається незалежно від способу керування їхнім режимом роботи. Для керування модулем SPI призначено регістр керування SPCR, розташований за адресою $0D ($2D). Формат цього регістра наведений на мал.8.2.
Рис. 8.1 - Структурна схема SPI
SPI Control Register (SPCR)
Рис.8.2 - Регістр керування SPI (SPCR)
Біт 7 - SPIE (SPI Interrupt Enable). Дозвіл переривання від SPI. Переривання виникає при виставленні в «1» прапорця SPIF регістра SPSR. При цьому переривання повинні бути дозволені глобально (біт I регістра SREG). Біт 6 - SPE (SPI Enable). Дозвіл роботи SPI. Для дозволу роботи біт необхідно виставити в «1». Біт 5 - DORD (Data Order). Порядок проходження даних. При DORD=1 першим передається молодший розряд даних, а при DORD=0 - старший. Біт 4 - MSTR (Master/Slave Select). Вибір режиму Master/Slave. При MSTR=1 SPI працює в режимі Master, а при MSTR=0 - у режимі Slave. Біт 3 - CPOL (Clock Polarity). Полярність тактових імпульсів. При CPOL=0 генеруються імпульси позитивної полярності, при відсутності імпульсів на виводі SCK присутній низький рівень. При CPOL=1 - негативної полярності, при відсутності імпульсів - високий рівень. Біт 2 - CPHA (Clock Phase). Фаза тактових імпульсів. При CPHA=0 обробка даних відбувається за переднім фронтом імпульсів сигналу SCK (при CPOL=0 - по наростаючому, а для CPOL=1 - по спадаючому фронту). При CPHA=1 - по задньому фронту. Біти 1,0 - SPR1, SPR0 (SPI Clock Rate Select 1 and 0). Завдання частоти тактового сигналу SCK у режимі “Master”. У режимі Slave ці біти не задіяні. Значення частоти тактового сигналу SCK наведені в табл.8.2. Контроль стану модуля SPI здійснюється за допомогою регістра стану SPSR (доступний тільки для читання), розташованого за адресою $0E ($2E). Формат цього регістра наведений на рис.8.3. Читайте також:
|
|||||||||||||||||||||||||||||||||||||||||||||||||||||||||
|