• Гідрологія і Гідрометрія
• Господарське право
• Економіка будівництва
• Економіка природокористування
• Економічна теорія
• Земельне право
• Історія України
• Кримінально виконавче право
• Медична радіологія
• Методи аналізу
• Міжнародне приватне право
• Міжнародний маркетинг
• Основи екології
• Предмет Політологія
• Соціальне страхування
• Технічні засоби організації дорожнього руху
• Товарознавство продовольчих товарів

Тлумачний словник
Авто
Автоматизація
Архітектура
Астрономія
Аудит
Біологія
Будівництво
Бухгалтерія
Винахідництво
Виробництво
Військова справа
Генетика
Географія
Геологія
Господарство
Держава
Дім
Екологія
Економетрика
Економіка
Електроніка
Журналістика та ЗМІ
Зв'язок
Іноземні мови
Інформатика
Історія
Комп'ютери
Креслення
Кулінарія
Культура
Лексикологія
Література
Логіка
Маркетинг
Математика
Машинобудування
Медицина
Менеджмент
Метали і Зварювання
Механіка
Мистецтво
Музика
Населення
Освіта
Охорона безпеки життя
Охорона Праці
Педагогіка
Політика
Право
Програмування
Промисловість
Психологія
Радіо
Регилия
Соціологія
Спорт
Стандартизація
Технології
Торгівля
Туризм
Фізика
Фізіологія
Філософія
Фінанси
Хімія
Юриспунденкция

Блок мікропроцесора

Кафедра обчислювальної техніки та мікропроцесорів

МЕТОДИЧНІ ВКАЗІВКИ

ДО КУРСОВОЇ РОБОТИ

“МІКРОПРОЦЕСОРНА СИСТЕМА М68000”

З дисципліни

“Обчислювальна техніка та мікропроцесори”

Для спеціальностей 6.0924, 6.0907, 6.0925

ЗАТВЕРДЖЕНО

методичною радою

академії

Протокол № 8

від 9.03.2004 р.

Одеса 2004

УДК 681.335.5(075)

План НМВ 2004 р.

Укладач– В.Ф. Літовкін

ВСТУП

Десь наприкінці 70-х років XX ст. виникло поняття „сімейство мікропроцесорів” (МП), як низка МП з єдиною базовою архітектурою. Сімейство МП MC680X0 компанії Моторола, які широко використовуються в персональних комп’ютерах (ПК), мікроконтролерах (МК) та комунікаційних МК (КМК) різноманітного при­значення, має базову архітектуру, вперше зреалізовану в MC68000. Ця архітектура має загальний для всіх моделей сімейства комплект регістрів, доступних користувачеві, набір єдиних загалом способів адресування, а також базову систему команд, яка зі збереженням програмної сумісності „знизу догори” доповнюється у наступних моделях. У МП сімейства загальними також є принципи звертання до пам’яті та реалізація інтерфейсу з іншими пристроями в системі.

Незважаючи на тривалу історію та мінімальні змінювання, MC68000 та інші представники численних сімейств МС680X0, МС683XX тощо залишаються одними з найпопулярніших МП, широко застосовуваних у різноманітних обчислювальних пристроях, зокрема в КМК.

Курсову роботу присвячено розробленню логічної структури мікропроцесорної системи (МПС) з базовим МП MC68000 сімейства MC680X0, яка зреалізовує програмний обмін з периферійними пристроями.

1 Мета курсової роботи

Виконання курсової роботи має на меті вивчення та застосовування на практиці принципів розробляння логічної структури МПС мінімальної конфігурації з базовим процесором MC68000. Такий підхід має бути першим поштовхом і надбанням для подальшого розробляння МПС різноманітної конфігурації з МП компанії Моторола (й не лише).

2 Завдання до курсової роботи

На підставі складеної блок-схеми розробити логічну структуру (ЛС) МПС з МП MC68000. Спосіб обміну даними – програмний, формат обміну – паралельний та послідовний, що забезпечується застосуванням інтегральних мікросхем (ІМ) MC68230 (паралельний інтерфейс/таймер – ПІ/Т) та MC68681 (подвоєний асинхронний приймач/передавач – ПАП/П). Для оптимального використання адресного простору застосувати його апаратне сегментування (сегменти ПЗП, ОЗП, периферійних пристроїв). З цією метою, залежно від варіанта завдання (табл. 2.1), може бути використано сегменти основної пам’яті (ОП) місткістю 8 К´8 біт, 16 К´8 біт, 32 К´8 біт, 64 К´8 біт.

Таблиця 2.1 – Варіанти завдання

Розроблянню підлягають блок МП, блок ОП, блоки ПІ/Т та ПАП/П, контролер шини та загальна логічна структура МПС.

Має бути складено фрагмент програми ініціювання ПІ/Т на заданий режим обміну даними. Курсова робота розглядається як аванпроект до подальшого технічного розроблення МПС. На цьому етапі не враховуються деякі параметри, зокрема часові та навантажувальні.

3 Оформлення курсової роботи

Текст і рисунки виконуються на аркушах формату А4 (210´297), які закріплюються у будь-який спосіб.

Титульний аркуш має бути стандартного зразка. За титульним аркушем слідує зміст, який складається з назв усіх розділів, параграфів тощо, із зазначенням відповідних сторінок.

Відтак – завдання, розділи та параграфи за таким приблизним переліком:

Вступ (Передмова)

1 Структурна схема МПС

2 Розроблення логічної структури МПС

2.1 Блок мікропроцесора

2.2 Блок основної пам’яті

2.3 Блок ПІ/Т

2.4 Блок ПАП/П

2.5 Контролер шини

3 Логічна структура МПС

4 Програмування ПІ/Т

Наприкінці – висновки (бажано) та список рекомендованої літератури.

4 Структурна схема мікропроцесорної системи (МПС) М68000

Структурна схема будь-якого цифрового пристрою (системи) зображується у вигляді прямокутників – закінчених функційних модулів-блоків, поєднаних поміж собою спрямованими лініями основних сигналів [1].

Структурна схема МПС М68000 (рис. 4.1) має тришинну організацію і включає блок процесора (мікропроцесор МС68000 та генератор тактових імпульсів ГТІ), шину адреси ША (А₂₃...А₁), шину даних ШД (D₁₅…D₀), шину керування ШК (кількість ліній шини керування визначається після конфігурування логічної структури МПС ), основну пам’ять ОП, інтерфейс та модулі введення/виведення зі схемами доступу та контролер шини КШ.

МПС розраховано на програмний обмін даними із зовнішніми пристроями (ЗП), який зорганізовується за допомогою периферійних пристроїв (ПП) – модулів спряження МС68230 (програмований паралельний інтерфейс/таймер ПІ/Т) та МС68681 (програмований подвоєний універсальний асинхронний
приймач/передавач ПАП/П); кількість таких модулів визначається варіантом завдання. ША, ШД та ШК, до яких підмикається ПП, утворюють системну ши­ну (СШ) МПС. Інтерфейс МП з СШ загалом зорганізовується за допомогою одно-, двонаправлених шинних формувачів (ШФ) та схем на логічних елементах (ЛЕ). Головне призначення такого інтерфейсу – узгодження навантажувальної здатності відповідних виходів МП зі споживаною потужністю входів СШ. За допомогою спеціальних логічних схем поміж СШ та ОП, ПІ/Т, ПАП/П зорганізовується інтерфейс доступу й читання даних. За допомогою контролера ши­ни (КШ) здійснюється блокування помилкового адресового звернення шляхом апаратного переривання виконання поточної програми. Генератор тактових імпульсів формує одну чи дві послідовності тактових (синхронізувальних) ім­пульсів, використовуваних для синхронізування МП та інших пристроїв МПС.

5

Кінцевою метою курсової роботи (КР) є розробляння логічної структури МПС – початкового етапу проектування МПС. На цьому етапі навантажувальні й часові характеристики окремих елементів та вузлів МПС не враховують і тому ШФ можуть бути відсутні в логічній структурі МПС (ШФ застосовуються, якщо виходи МП мають недостатню навантажувальну здатність). Зазначені параметри враховуються на етапі розробляння принципової електричної схеми МПС, який не є метою курсової роботи [1].

У МПС М68000 доцільно застосувати апаратне (на відміну від програмного в МПС з МП 86) сегментування адресового простору ОП. Адресовий простір ОП визначається завданням до КР і рівномірно розподілюється поміж сегментами, відтак додається адресовий простір сегмента ПП. Таке сегментування передбачає при організації доступу до адресованих об’єктів паралельне декодування кодів певних груп бітів (розрядів) адреси, що певною мірою скорочує час звертання до комірок ОП та регістрів ПП [2].

З урахуванням завдань до КР та структури МПС доцільно подати адреси А₂₃...А₀ у вигляді сукупності груп бітів N5N4N3N2N1А₀, кожна з яких має певне функційне призначення.

N5 – група старших бітів адреси, які утворюють однаковий код за
адресового звертання до будь-яких об’єктів в МПС. За відхиляння від заданого коду N5 адреса блокується (контролером КШ формується сигнал переривання роботи МП).

Група бітів N4 визначає звертання до певних сегментів.

N3N2N1 – група молодших бітів адреси, яка визначає внутрішньо­
сегментні адреси комірок пам’яті (КП) у сегментах ОП.

При звертанні до сегмента ПП група бітів N3 відтворює один і той самий фіксований код за звертання до будь-якого ПП, код N2 визначає певний ПП, а код N1 (А₅...А₁) – внутрішню адресу певного регістра обраного ПП.

Щоб уникнути неоднозначності при звертанні до регістрів ПАП/П, треба зафіксувати А5, оскільки адреси його регістрів визначаються бітами А₄...А₁. А₀ = 0 при передаванні слова або старшого байта і А₀ = 1 – при передаванні молодшого байта.

Відхиляння від заданого фіксованого значення коду групи бітів N3 (в разі звернення до ПП), а також від фіксованого рівня А5 при звертанні до ПАП/П має спричинювати блокування відповідного адресового звертання.

У МПС М68000 використовується словарне адресове звертання одночасно до двох байтових комірок пам’яті (КП), розташованих у двох банках ОП – банку молодшого байта, виконавчі адреси КП якого мають А₀ = 1, й банку старшого байта, виконавчі адреси КП якого мають А₀ = 0.

Приклад розподілу заданого завданням адресового простору МПС. Нехай заданий адресовий простір поділено між однаковими за адресовим обсягом двома сегментами ОП та одним сегментом трьох ПП, а адресований простір одного сегмента ОП становить 32 К = 10¹⁵. В такому разі внутрішньосегментне адресування КП в обох банках сегментів ОП здійснюватиметься групою бітів А₁₄...А₁ (N3N2N1), оскільки 16 К = 2¹⁴ (14-розрядні внутрішньосегментні адреси КП).

Розрядність К коду N4 визначається за виразом 2^К-1 < m £ 2^К, де m – кількість сегментів. При m = 3 у розглядуваному прикладі К = 2, а коди номерів трьох сегментів визначатимуться відповідно до комбінацій значень двох бітів А₁₆ та А₁₅. Це такі комбінації: 00 (сегмент ОЗП), 01 (сегмент ПЗП), 10 (сегмент ПП). У такому разі адреси з N4 = 11 мають блокуватися.

Код N5 (біти А₂₃...А₁₇) адреси має бути зафіксовано. Нехай N5 = 0000000. Тоді виконавча адреса будь-якої словарної комірки першого сегмента ОП (ОЗП) буде 000000000А₁₄...А₁0, другого сегмента ОП (ПЗП) – 000000001А₁₄...А₁0.

У разі звертання до певного ПП код N4 буде 10. Код N2 визначається комбінацією значень бітів А7А6 (три ПП), а код N3 – фіксованою комбінацією значень бітів А₁₄...А₈, наприклад N3 = 0000000. Звертання за адресами з N2 = 11 мають блокуватись. В адресах звертання до ПАП/П має фіксуватись значення біта А₅, наприклад А₅ = 0.

Нехай N2 = 00 визначає ПІ/Т, N2 = 01 визначає 1-й ПАП/П, а N2 = 10 визначає 2-й ПАП/П. Тоді непарна адреса

0 0 0 0 . 0 0 0 1 . 0 0 0 0 . 0 0 0 0 . 1 0 0 0 . 0 0 0 1 = 0 1 0 0 8 1 Н

буде виконавчою адресою звертання до 8-бітового регістра №0000 у 2-му ПАП/П в разі фіксації А₅ на нульовому рівні. Звернення до ПАП/П блокується, якщо А₅ набуває значення логічної одиниці. Непарна адреса використовується при передаванні молодшого байта.

_______________________

При розроблянні логічної структури МПС використовується модульний принцип проектування МПС [1], за яким на логічно-функційному рівні розробляються структури окремих модулів-блоків, а також внутрішньо-системний інтерфейс МПС в цілому. МП керує функціюванням МПС і тому розробляння блока МП доцільно розглянути першим.

Блок мікропроцесора

До цього блока входять МП МС68000 (CPU), генератор тактових імпульсів (GN) та допоміжні ланцюжки.

МП МС68000 [2] взаємодіє під час обміну даними з ОП й периферійними пристроями через СШ, до якої вони підмикаються і яка складається з 23-бітової шини адреси (ША), 16-бітової шини даних (ШД) та шини керування (ШК). Кількість задіяних ліній ШК залежить від структури МПС. Адреса, передавана ША, забезпечує вибір певного модуля й доступ у ньому до певної КП чи регістра ПП, з яких за допомогою певних керувальних сигналів здійснюється читання чи в які записуються дані через ШД. Виводи Vcc та GND (рис. 5.1) слугують для підмикання джерела живлення напругою +5 В.

На виводах А₂₃…А₁ діють коди, які забезпечують словарне адресування. При цьому передавання слова чи певного байта по ШД визначається відповідними комбінаціями значень керувальних сигналів та .

Через виводи D₁₅…D₀ здійснюється передавання команд та даних. Інші виводи призначено для передавання керувальних сигналів, які функційно поділяються на декілька груп. Якщо активний стан сигналу задається низьким рівнем, то над його позначенням є риска, інакше – без риски.

Системні сигнали. CLK – тактовий сигнал синхронізації, період якого визначає тривалість такту машинного циклу. CLK узгоджує в часі функціонування вузлів та блоків МП і супроводжує обмін у МПС. – сигнал скидання.

Зовнішній сигнал системного скиду = 0 викликає системне переривання виконання поточної програми. Відтак вміст регістрів адрес та даних набуває нульового значення. У регістрі ознак SR установлюється значення прапорця S = 1 (режим супервізора), а інші прапорці набувають значення 0. Із КП з адресою $000 здійснюється завантаження початкового значення покажчика SSR супервізора, а з КП з адресою $004 – вмісту РС – початкової адреси програми, яка виконує завантаження певних початкових значень вмісту SR, регістрів адрес та даних, а також завантаження (ініціалізування) регістрів інших пристроїв. Зовнішній сигнал зазвичай формується під час ввімкнення живлення чи натискання клавіші SB у схемі скидання, умовно зображеної на рис. 5.1. Сигнал = 0 формується також при виконанні привілейованої команди RESET, яка переводить до початкового стану інші пристрої МПС. Вхідний сигнал = 0 зупиняє (зупин) виконання поточної програми, переводить виводи А₂₃…А₁, D₁₅…D₀ до високоімпедансного стану (третій стан), а виходи керувальних сигналів – до неактивного стану. З аналогічною реакцією МП формує вихідний сигнал = 0 наразі подвійної помилки шини (дворазове поспіль надходження сигналу = 0), вихід із стану зупинки відбувається при надходженні зовнішнього сигналу = 0 або переривання.

Сигнал помилки звертання до шини = 0 формується контролером шини, який виявляє помилки звернення за адресами неприєднаних модулів ОП чи периферійних пристроїв, а також за тривалої відсутності сигналу готовності до обміну = 0 від ПП чи ОП тощо.

Сигнали керування обміном. – адресовий строб, який своїм активним рівнем = 0 у тактах S₀ та S₁ в циклі обміну супроводжує адресу на ША

(рис. 5.2). – сигнал, що визначає напрям обміну по ШД: уведення до МП (читання) – за = 1; виведення з МП (запис), якщо = 0. (передавання старшого байта), (передавання молодшого байта) – сигнали, які визначають довжину даних на ШД. Рівні = 0, = 0 визначають передавання слова. Молодший байт передається, якщо = 1 та = 0, старший – = 0, = 1. Вхідний сигнал готовності до обміну = 0 надходить, якщо периферійний пристрій чи пам’ять – об’єкти звертання – є готові до обміну. Інакше – = 1.

Сигнали керування захоплюванням шини. Ці сигнали визначають порядок використання системної шини (надалі шини) пристроями системи. У режимі захоплювання шини МП від’єднується від шини, а керування обміном здійснює інший пристрій. Найчастіше – це режим прямого доступу до пам’яті (ПДП), коли здійснюється обмін між основною пам’яттю (ОП) та яким-небудь зовнішнім пристроєм великими обсягами даних без участі МП. – вхідний сигнал запиту від зовнішнього пристрою на захоплювання шини. Якщо = 0, МП завершує поточний цикл обміну, призупиняє виконання команди й перево­дить виводи А_23…А₁, D_15…D₀до високоімпедансного стану, а виходи керуваль­них сигналів – до неактивного стану. – вихідний сигнал дозволу захоплю­вання шини, котрий набуває значення = 0 після роз’єднання МП з шиною. – вхідний сигнал потвердження захоплювання шини. Після отримання = 0 пристрій, який запитав дозволу на захоплювання шини, надсилає до МП сигнали = 0, скасовує запит на захоплювання ( = 1) й переходить до керування шиною. Після завершення обміну вказаний пристрій надсилає сигнал = 1. Відтак МП переходить до виконання перерваної команди.

Сигнали керування обміном з повільнодіючими ПП.Вихідний сигнал Е – тактувальний сигнал для ПП, частота якого є вдесятеро менша за частоту сигналу СLK. На вхідний сигнал від ПП готовності до обміну = 0 МП встановлює сигнал = 0, відтак відбувається пересилання даних зі збільшеним часом введення чи виведення. Адреси А₂₃…А₁ й сигнали та формуються як і за звичайного програмного обміну. Мінімальна тривалість циклу обміну становить десять тактів.

Вихідні сигнали FC₂…FC₀. Трирозрядний код FC₂…FC₀ визначає тип виконуваного циклу. Відповідні комбінації бітів указаного коду використовуються для розподілу банків даних між супервізором та користувачем, формування сигналу потвердження переривання , а також дозволяють ідентифікувати поточний стан МП у перебігу настроювання МПС.

Вхідні сигнали IPL₂…IPL₀. Трирозрядний код IPL₂…IPL₀, який надходить від пріоритетного шифратора, визначає певну підпрограму обслуговування запиту на переривання. Код 111 означає відсутність запиту на переривання.

Режим обміну визначає, які виводи керувальних сигналів залишаються незадіяними. Щоб захистити МП від завад, на таких вхідних виводах в цьому разі мають постійно діяти неактивні логічні рівні.

На рис. 5.1 всі незадіяні входи – інверсні, тому на них умовно показано подавання неактивного високого рівня через резистори R від джерела живлення +5 В. Генератор тактових імпульсів GN формує послідовності тактових імпульсів для МП та ПП.

5.2 Блок основної пам’яті

Для побудови блока ОП використовуються стандартні модулі ПЗП та ОЗП. При зображенні схеми блока ОП доцільно застосовувати умовно-графічне зображення (УГЗ) вказаних модулів, як подано на рис. 5.3.

Кількість сегментів ОП бажано мати мінімальною за їхньої однакової місткості. Кожний сегмент має складатись з двох однакових банків-модулів, місткість яких рекомендовано визначати як 2ⁿ Кбайт (n = 1, 2, 3, 4, 5, 6).

Розглянемо конкретний приклад побудови блока ОП. На рис. 5.4 зображено схему блока ОП, яка складається з двох двобанкових сегментів ПЗП та ОЗП місткістю 32 Кбайт кожний, комірки пам’яті яких адресовано бітами А₁₄...А₁. Вибір (адресове звертання) певного сегмента здійснюється за допомогою дешифратора DC1. Інформаційні входи DC1 відповідно сполучено з лініями ША, на яких діє група бітів N4 (А₁₆ А₁₅).

Розрядність коду N4 визначається загальною кількістю сегментів (включно із сегментом ПП). На вхід подається з МП керувальний сигнал , який активізується у тактах S₁…S₃ (див. рис. 5.2) циклів читання та записування. Два виходи DC1 (DC₀, DC₁) сполучено зі входами модулів банків відповідних сегментів ОП. Активний рівень з виходу DC1₂ призначено для вибору сегмента ПП. Активні рівні з інших незадіяних виходів DC1 блокуються КШ. У розглядуваному прикладі блокується дія активного рівня з виходу DC1₃.

Активні рівні з виходів DC1₀ та DC1₁ використовуються також як сигнали готовності до обміну відповідних сегментів ОП.

Виводи А модулів усіх сегментів ОП сполучено з відповідними лініями ША (А₁₄…А₁ у розглядуваному прикладі). Виводи DO та DIO модулів ПЗП та ОЗП молодшого банку відповідно сполучені з лініями D₇…D₀ ШД, а старшого банку – з лініями D₁₄…D₈.

Загалом для будь-якої кількості сегментів ПЗП входи модулів молодшого банку ПЗП сполучуються з виходом _L RОM схеми ввімкнення банків

(СВБ), а входи модулів старшого банку ПЗП сполучуються з виходом _HRОM СВБ. Активні рівні на зазначених входах ініціюють стан “читання” з відповідних банків ПЗП. Аналогічно сполучено входи банків ОЗП з виходами _LRAM та _HRAM СВБ. В цьому разі активні рівні на зазначених входах ініціюють увімкнення відповідних банків ОЗП. Входи усіх модулів ОЗП сполучено з виходом СВБ. Функціонування СВБ пояснює таблиця перемикань 5.1, в якій _H = 0 – сигнал увімкнення старшого банку даних ОЗП чи ввімкнення (читання) старшого банку ПЗП; _L= 0 – сигнал увімкнення молодшого банку ОЗП чи ввімкнення (читання) молодшого банку ПЗП.

Таблиця 5.1 – Таблиця перемикань СВБ

				ПЗП	ОЗП	Коментар
									Запис слова у ОЗП
									Читання слова з ПЗП, ОЗП
									Запис старшого байта у ОЗП
									Читання старшого байта з ПЗП, ОЗП
									Запис молодшого байта у ОЗП
									Читання молодшого байта з ПЗП, ОЗП
6, 7			X					X	Відсутній доступ

Авторові курсової роботи пропонується синтезувати логічну структуру СВБ, користуючись табл. 5.1.

Читайте також:

1. Приклад системи охолодження мікропроцесора
2. Тема : Система команд мікропроцесора
3. Функції і будова мікропроцесора

Переглядів: 977