Логічне моделювання та логічна верифікація

Логічне моделювання включає моделювання ВІС на рівні логічних елементів з врахуванням затримок (асинхронне моделювання) чи без (синхронне моделювання). Синхронне моделювання найчастіше застосовується для встановлення факту працездатності ВІС на логічному рівні, для складання подійнісних таблиць (латентності чи часової розрідженості). Таблиці латентності містять інформацію про неактивний ЛЕ, що дозволяє працювати тільки з активними елементами і значно прискорити асинхронне моделювання.

Верифікація на логічному рівні забезпечує розробника інформацією про виконання проектом логічних функцій (синхронне моделювання), про часові параметри проекту (асинхронне моделювання), про критичні шляхи проходження сигналу. У першому випадку логічна верифікація здійснюється на рівні логічних елементів із залученням тризначної логіки (1, 0, X). В другому верифікація допомагає розробнику проаналізувати динамічні властивості проекту.

Проектування ВІС з обмеженим числом контрольних вузлів значно ускладнює настроювання часових параметрів. Більше того, спроба виправлення деяких частин уже готової ВІС приводить до необхідності проведення повторного проектування і повторного виготовлення, що робить процес отримання ВІС більш дорожчим, а також збільшує терміни випуску промислових партій схем. Тому найбільше вигідно проблеми часового настроювання ВІС вирішувати на ранньому етапі проектування. При цьому необхідно, щоб часова верифікація могла здійснюватися на всіх рівнях абстракції проекту.

Часова верифікація ґрунтується на двох процедурах часового аналізу цифрових ВІС. Перша процедура проводить аналіз логічної схеми в цілому, тобто аналіз усіх шляхів проходження сигналів і запам'ятовується найтриваліший (критичний) шлях. При зростанні складності проекту ВІС з'являються проблеми з обчислювальними ресурсами (пам'яттю і часом обчислень). Основною перевагою аналізу ВІС у цілому є те, що є інформація про тривалість усіх шляхів проходження сигналу. Це допомагає оцінити роботу ВІС у всьому діапазоні температур і зовнішніх дестабілізуючих факторів.

Друга процедура ґрунтується на аналізі тільки критичних шляхів проходження сигналу, що вносять максимальну затримку. Критичні шляхи визначаються за допомогою подійнісних таблиць. Ефективність другої процедури в кілька разів перевищує ефективність першої. Недоліком є відсутність інформації про майже критичні шляхи проходження сигналів, що важливо для статистичного розрахунку. Для зменшення впливу даного недоліку аналіз критичних шляхів проводиться для кожного блоку ВІС, що дозволяє розпізнавати точки й області затримки сигналу. Процедура застосовна для будь-якого рівня ієрархії представлення проекту ВІС.

Часові характеристики цифрових схем поділяються на дві категорій: обумовлені роботою інтерфейсів і затримками поширення сигналів. У першому випадку інтерфейси мають обмежену швидкість прийому й обробки вхідних сигналів. Затримка поширення сигналу визначається часом між моментами досягнення сигналом порогів спрацьовування на вході і на виході ЛЕ.

На ранніх стадіях проектування неможливо точно оцінити часові характеристики ВІС. Таку інформацію можна одержати тільки після закінчення проектування топології. У багатьох випадках затримка поширення залежить від числа ЛЕ, що підключаються до виходу таких же ЛЕ. При верифікації ця особливість враховується коефіцієнтами розгалуження по входу і виходу. Для більшої точності часовий аналіз проводиться для максимальних і мінімальних затримок, що забезпечує володіння інформацією про розподіл затримок на виході логічного блоку. Іноді в процесі часової верифікації слід установити чи існує сигнал на виході при подачі сигналу на кожен вхід і чи є досліджувана частина інвертованою. Для складних проектів такий аналіз є інформаційно залежним.

Часова верифікація допомагає виявити і виправити потенційні помилки проекту, що впливають на динамічні параметри. Часова верифікація на основі аналізу критичних шляхів проходження сигналу є ефективною у випадку асинхронних схем. Розробник може визначити критичну частину й обчислити відповідну їй затримку або ж перевірити всі частини і знайти ту, затримка в якій перевищує задану в ТЗ. Зазначимо, що така верифікація здійснюється для будь-яких вхідних сигналів.

Верифікація на основі аналізу критичних шляхів звичайно використовується в двох випадках: до проектування топології при наявності грубих оцінок про характер навантажень у схемі; після одержання топології, коли можна відновити (екстрагувати) реальну картину навантажень і відповідно визначити більш точні значення затримок та інших часових параметрів.

Читайте також:

<== попередня сторінка	\|	наступна сторінка ==>
Функціональне моделювання та функціональна верифікація.	\|	Контроль конструкторсько-технологічних норм

Не знайшли потрібну інформацію? Скористайтесь пошуком google:

Генерація сторінки за: 0.003 сек.