Контроль конструкторсько-технологічних норм

Багаторівневе моделювання

Схемотехнічна верифікація

Схемотехнічна верифікація дозволяє розробнику аналізувати аналогові ефекти напівпровідникових пристроїв і одержувати точнішу інформацію про часові параметри проектованої ВІС. Ґрунтується вона на аналізі схем по постійному струмі, у часовій області для малого і великого сигналів. Даний вид верифікації дозволяє обробляти наступні класи схем: чисто аналогові схеми; різні комбінації цифрових і аналогових схем; цифрові схеми в часовій області. Усі ці схеми можуть містити пасивні елементи, незалежні джерела струму і напруги, чотири види залежних джерел струму і напруги, напівпровідникові діоди, біполярні і полярні транзистори й інші напівпровідникові прилади.

Ефективність верифікації підвищується, коли вона проводиться після завершення етапу проектування топології, тоді у результаті екстракції стають відомими паразитні елементи, обумовлені дифузійними областями, полікремнієвими доріжками, шарами металізації. Верифікація може здійснюватися для ВІС, представлених декількома рівнями ієрархії електричних моделей.

Варто розрізняти змішане і багаторівневе моделювання. Перший вид моделювання застосовується для верифікації схем, що містять і операційні підсилювачі (розрахунок яких може вестися і в часових, і в частотних областях), і цифрові схеми (на рівні логічних схем). Основна складність при використанні змішаного моделювання − забезпечення інтерфейсів між частинами схем різного класу.

При верифікації розробник сам вибирає моделі тієї чи іншої частини проекту. Це може бути поведінковим описом у вигляді тексту або таблиці істинності. Можливо також використовувати апарат кінцевих автоматів, тобто проект задається в термінах станів і переходів зі стану в стан.

Відзначимо, що багаторівнева верифікація малоефективна при оцінці точних часових характеристик, ризиків збою і змагань сигналів.

При проектуванні топології ВІС за будь-якою технологією необхідно витримувати мінімально і максимально допустимі розміри всіх областей формування структур. Слід зазначити типові помилки, що виникають при проектуванні топології ВІС. До них можна віднести: перекручування контуру в результаті пропуску чи зрушення однієї з його кутових точок при кодуванні; порушення допуску на мінімальне зближення контурів одного шару, контурів у парі шарів і контуру в шарі; пропуск одного чи декількох контурів; нанесення одного чи декількох контурів, обриви чи розриви контуру металізації. Зазначені помилки виявляються на етапі контролю конструкторсько-технологічних норм.

Перелік конструкторсько-технологічних обмежень представлений у таблиці 6.1.

Таблиця 6.1 − Перелік конструкторсько-технологічних обмежень

Області

Обмеження

Дифузійні, контактних площадок, тонкого оксиду, товстого оксиду, полікремнію, металізації Дифузійні, тонкого оксиду, полікремнію, металізації Дифузійна і контактна площадки, тонкого оксиду і контактної площадки, полікремнію і металізації Області контактного вікна і дифузійна прощадка, області металізації і тонкого оксиду, полікремній і дифузійна область, дифузійна область і область тонкого оксиду Контактні площадки між контактними площадками

На розміри областей На відстань між областями одного шару На відстань між областями різних шарів На допуски перекриття областей різних шарів На розміри контактів

Тема 8. Контролепридатність ВІС.

1. Контролепридатність ВІС.

2. Методи забезпечення тестопридатності.

3. Самотестовані ВІС та ВІС з вбудованим тестуванням.

Читайте також:

<== попередня сторінка	\|	наступна сторінка ==>
Логічне моделювання та логічна верифікація	\|

Не знайшли потрібну інформацію? Скористайтесь пошуком google:

Генерація сторінки за: 0.016 сек.